시뮬레이션./synth //target 합성 수행./dc_open //합성 결과 불러오기 기존에 다른 design 열린 상태에서 read_ddc 금지새로운 design을 열려면 종료 후 dc_open으로 새로 열기. Verilog code./tcl/dc.tcl에서 top Design 지정top Design을 Encoder_top으로 수정하면 DFF가 포함된 회로로 변경  아래 코드들은 /rtl 에서 정의되고있음.//voter`ifdef ____ u_voter(difference,toggle);`elsif ____ u_voter(difference,toggle);...DBI의 전체적인 구조들이 Encoder_top()으로 작성되어있다.voter들을 수정할때 `el..