2023.01.25 ( 수 )쿼터스로 베릴로그 재작성시뮬레이션 돌리기module dd(clk,clk_pch,rst,me,pch,sl_in,sl0,sl_b0,sl1,sl_b1,sl2,sl_b2,sl3,sl_b3,timing,sl_temp,sl_b_temp,sl,sl_b,wl,se);input clk,rst,me,clk_pch;output pch,sl,wl,se;input [0:3] sl_in;output reg sl0,sl_b0,sl1,sl_b1,sl2,sl_b2,sl3,sl_b3;input timing,sl_temp,sl_b_temp;output reg sl_b;endmodule//----------negedge clk D ff ---------module negedge_Dff(q,din,clk,rst)..

2023.01.16 ( 월 )PCH,clk 수정PCH신호 수정PCH신호 생성을 위한 module을 삭제하고 일반 D F/F를 사용하여 ME신호 5ns후에 반응하도록 한다.Final module CODE//----------negedge clk D ff ---------module negedge_Dff(q,din,clk,rst);input din,clk,rst;output reg q;always @(negedge rst or negedge clk) beginif(rst==0 ) qTESTBENCH CODEmodule testbench();reg clk,rst,ME;always beginclk=~clk;#5;endwire PCH,PCH_b;negedge_Dff dff1(PCH,ME,clk,rst);not(P..

2023.01.09 (월)저번주에 면담을 못한 관계로 오늘은 self study 를 하기.블로그에 Flip-Flop과 관련된 내용이 없어 필요할 때 불편했다. 따라서 오늘은 Flip flop을 공부하여 블로그에 게재하기2023.01.09 - [디지털논리회로] - [Chapter 6] Analysis of Sequential Systems (1)_Latch, SR Flip-Flop2023.01.09 - [디지털논리회로] - [Chapter 6] Analysis of Sequential Systems (2)_D,JK,T F/F [Chapter 6] Analysis of Sequential Systems (2)_D,JK,T F/F rainyday-programing-study.tistory.com  2023...

2023.01.04 (수) 10:00~18:00설계할 신호신호가 들어오면 PcH_b가 5ns 뒤에 5ns 동안 0이 된다.신호가 들어오고 10ns 뒤에 SL이 1이 되고 지속된다.신호가 들어오고 15ns 뒤에 Se 신호가 1이 되고 지속된다.PCH_b 신호Initial 신호가 1, me신호가 0->1이 될 때 5ns 이후에 5ns 동안 신호 변화PCH 신호용 Dff 설계하기.입력신호가 posedge 일 때 PcH 신호 발생Clock을 사용하여 5ns 동아 신호 발생 후 Initial 신호로 초기화PCH신호에 not gate를 연결하여 PCH_b 신호 생성SL,SE 신호SE신호는 SL신호가 right shift 된것이므로 D FF를 연결하여 right shift 해준다.또한 SL,SE신호는 각각 neged..

12.26 14:00~18:00교수님과 면담,건강실비 / 연구자 등록번호 발급 / 개인정보 동의 서 등 필요한 서류 작성Window10 , Slack 등 필요한 프로그램 환경 구축12.2810:00~18:00파이썬 개발환경 프로그램 구축 , [ CUBe 4차 ] Pthon 강의 - 알고리즘과 절차지향프로그램 self study : Pthon 기본 개념, 단축키, 함수 교수님과 면담. Project 받음12.30 (1-bit)10:00~17:00Vivado Verilog 개발환경 설정 , Orcad 다운로드Verilog 설계 신호가 온것을 확인 특정 신호를 받았을 때 특정 신호를 받은 이후 계속 1을 출력하도록 함.이전 신호가 1이면 계속 1을 출력해야하기에 FF를 사용하였다. 즉 q가 결정되는 순강이 1..