9주차 (2023.02.20~2023.02.26) 32bit KSA , Final Simulaion
2023. 2. 24. 17:28
multiplier, adder 연구일지
동계 학부연구생 마지막주 .. 그동안 고생 많았댜32bit Kogge Stone adder 1. Pre-Processingpropagate , generate 생성 p= A xor Bg=A and B 2. Carry Look ahead network아래의 논리방정식에 따른 중간 신호를 사용하여 그룹 genegate, propagate를 만들어낸다.P[i:j] = p[i:k] and p [ k-1:j ] //다음(중간) 신호 p는 위에서 전해져 온 p와 이전에서 전파된 p를 and한다. G[i:j]= g[i:k] or (p[i:k] and g [k-1:j])//다음 [중간] 신호 g는 위에서 전해져온 p와 이전에서 전파된 g를 AND 하여 위에서 전해져온 G와 OR 한 것이다.3. Post p..
8주차 (2023. 02.15~2023.02.17) Booth Algorithm, Wallace Tree
2023. 2. 22. 17:24
multiplier, adder 연구일지
[2023. 02.15~02.17]Booth algorithm, Wallace Tree 구현에 계속 시간을 썻다.Modified Booth algorithm 계수 모듈(x_sel, x_2sel, neg)Coding circuit (x_sel, x_2sel, neg 생성)위를 회로로 만들고 code로 만든것은 다음과 같다.//----------------------------Part circuit coding -----------------------------------------------------------------------------------------//Coding_circuit ..............................x_sel,x_2sel 신호 만들기module codin..
7주차 ( 2023.02.06~2023.02.09 )
2023. 2. 6. 17:23
multiplier, adder 연구일지
2023.02.06 (월)Shift Modified booth algorithm을 작성할 때 먼저 멀티플레서를 계산할때 다음 product로 넘어 갈때마다 shift되는 과정이 필요하다. shift연산은 (B= A shift 작업이 가능하다.이번 프로젝트는 gate level modeling을 사용하기로 했는데 gate 대신의 연산자를 사용해도 되는지 헷갈려 그냥 만들어 버렸다. 어떻게 shift할지에 대해 고민해 봤는데 n-bit의 수는 본인과 같은 수를 더하면1bit 씩 밀리고 MSB+1은 무시, LSB에는 0이 들어온다. 따라서 sift와 같은 결과를 갖게 되는 특성을 발견했다.이를 이용하여 1bit full-adder을 만들고 이것을 32bit adder로 합치고 마지막으로 shift module..
6주차 (2023. 1.30~2023.02.03)
2023. 1. 30. 16:57
multiplier, adder 연구일지
2023.2.2에 생일이라서 2.3~2.5 까지 강릉여행, 1.30, 1.31, 2.1 출근2023.1.30 ( 월 )New Project : Wallace Tree Multiplier을 통한 16 bit x 16bit 멀티플라이어 만들기, Kogge Stone Adder1. 16bit signed number x 16bit signed number이 가능한 Wallace Tree Multiplier 조사하기2. gate level 구현할 계획. 사용할 프로그램은 Virtuoso (Schematic Level)3. multiplier 구조는 wallace tree multiplier4. adder : Kogge Stone Adderwallace tree multiplier 자료논문정리 - 8bit 곱셈기..
5주차 ( 2023.01.23~2023.01.27 ) FPGA 연결
2023. 1. 27. 12:57
feram control signal 연구일지
2023.01.25 ( 수 )쿼터스로 베릴로그 재작성시뮬레이션 돌리기module dd(clk,clk_pch,rst,me,pch,sl_in,sl0,sl_b0,sl1,sl_b1,sl2,sl_b2,sl3,sl_b3,timing,sl_temp,sl_b_temp,sl,sl_b,wl,se);input clk,rst,me,clk_pch;output pch,sl,wl,se;input [0:3] sl_in;output reg sl0,sl_b0,sl1,sl_b1,sl2,sl_b2,sl3,sl_b3;input timing,sl_temp,sl_b_temp;output reg sl_b;endmodule//----------negedge clk D ff ---------module negedge_Dff(q,din,clk,rst)..
4주차 ( 2023.01.16~2023.01.20 ) FeRam Contorl 신호 베릴로그
2023. 1. 13. 16:51
feram control signal 연구일지
2023.01.16 ( 월 )PCH,clk 수정PCH신호 수정PCH신호 생성을 위한 module을 삭제하고 일반 D F/F를 사용하여 ME신호 5ns후에 반응하도록 한다.Final module CODE//----------negedge clk D ff ---------module negedge_Dff(q,din,clk,rst);input din,clk,rst;output reg q;always @(negedge rst or negedge clk) beginif(rst==0 ) qTESTBENCH CODEmodule testbench();reg clk,rst,ME;always beginclk=~clk;#5;endwire PCH,PCH_b;negedge_Dff dff1(PCH,ME,clk,rst);not(P..
3주차 ( 2023.01.09~2023.01.13 )
2023. 1. 11. 13:14
feram control signal 연구일지
2023.01.09 (월)저번주에 면담을 못한 관계로 오늘은 self study 를 하기.블로그에 Flip-Flop과 관련된 내용이 없어 필요할 때 불편했다. 따라서 오늘은 Flip flop을 공부하여 블로그에 게재하기2023.01.09 - [디지털논리회로] - [Chapter 6] Analysis of Sequential Systems (1)_Latch, SR Flip-Flop2023.01.09 - [디지털논리회로] - [Chapter 6] Analysis of Sequential Systems (2)_D,JK,T F/F [Chapter 6] Analysis of Sequential Systems (2)_D,JK,T F/F rainyday-programing-study.tistory.com 2023...
2주차 (2023.01.02~01.6)
2023. 1. 4. 15:16
feram control signal 연구일지
2023.01.04 (수) 10:00~18:00설계할 신호신호가 들어오면 PcH_b가 5ns 뒤에 5ns 동안 0이 된다.신호가 들어오고 10ns 뒤에 SL이 1이 되고 지속된다.신호가 들어오고 15ns 뒤에 Se 신호가 1이 되고 지속된다.PCH_b 신호Initial 신호가 1, me신호가 0->1이 될 때 5ns 이후에 5ns 동안 신호 변화PCH 신호용 Dff 설계하기.입력신호가 posedge 일 때 PcH 신호 발생Clock을 사용하여 5ns 동아 신호 발생 후 Initial 신호로 초기화PCH신호에 not gate를 연결하여 PCH_b 신호 생성SL,SE 신호SE신호는 SL신호가 right shift 된것이므로 D FF를 연결하여 right shift 해준다.또한 SL,SE신호는 각각 neged..